隨著尺寸的不斷微縮，1T1C結(jié)構(gòu)動態(tài)隨機(jī)存儲器（DRAM）的存儲電容限制問題愈發(fā)顯著，導(dǎo)致傳統(tǒng)1T1C-DRAM面臨微縮瓶頸。
基于銦鎵鋅氧（IGZO）晶體管的2T0C-DRAM有望突破1T1C-DRAM的微縮瓶頸，在3D DRAM方面發(fā)揮更大的優(yōu)勢。但目前的研究工作都基于平面結(jié)構(gòu)的IGZO器件，形成的2T0C單元尺寸（大約20F2）比相同特征尺寸下的1T1C單元尺寸（6F2）大很多，使IGZO-DRAM缺少密度優(yōu)勢。
針對平面結(jié)構(gòu)IGZO-DRAM的密度問題，微電子所微電子重點(diǎn)實驗室劉明院士團(tuán)隊在垂直環(huán)形溝道結(jié)構(gòu)（Channel-All-Around, CAA）IGZO FET的基礎(chǔ)上，研究了第二層器件堆疊前層間介質(zhì)層工藝的影響，驗證了CAA IGZO FET在2T0C DARM應(yīng)用中的可靠性。
圖1: CAA IGZO FET的截面電鏡圖及轉(zhuǎn)移輸出曲線
圖2: CAA IGZO FET的可靠性測試結(jié)果
經(jīng)過優(yōu)化后的IGZO FET表現(xiàn)出優(yōu)秀的可靠性，經(jīng)過10000秒柵極偏壓應(yīng)力穩(wěn)定性測試后（包括正偏壓與負(fù)偏壓條件），閾值電壓漂移小于25mV，進(jìn)行1012次寫入擦除操作后沒有表現(xiàn)出性能劣化。該研究成果有助于推動實現(xiàn)4F2 IGZO 2T0C-DRAM單元。
