新思科技發(fā)布全球領先的40G UCIe IP，助力多芯片系統(tǒng)設計全面提速

業(yè)界首個完整的 40G UCIe IP 全面解決方案，包括控制器、物理層和驗證 IP，可實現(xiàn)異構和同構芯片之間的快速連接
新思科技40G UCIe PHY IP 能夠在同樣的芯片尺寸和能效基礎上，提供比 UCIe 規(guī)范高 25% 的帶寬
集成了信號完整性監(jiān)控器和可測試性功能從而提高多芯片系統(tǒng)封裝的可靠性，并可在整個芯片生命周期內(nèi)進行現(xiàn)場監(jiān)控
新思科技40G UCIe IP 基于經(jīng)過硅驗證的架構，能夠在多種先進代工工藝中實現(xiàn)成功的互操作性
加利福尼亞州桑尼維爾2024年9月10日 /美通社/ -- 新思科技（納斯達克股票代碼：SNPS）今日宣布，推出業(yè)界首個完整的UCIe IP全面解決方案，每引腳運行速度高達40 Gbps，以滿足全球速度領先的人工智能數(shù)據(jù)中心對計算性能日益增長的要求。UCIe 互連是裸片到裸片連接的行業(yè)標準，對于多裸片封裝中的高帶寬、低延遲裸片到裸片連接至關重要，助力當下人工智能數(shù)據(jù)中心系統(tǒng)中的更多數(shù)據(jù)在異構和同構裸片或芯片組之間高效傳輸。新思科技40G UCIe IP 支持有機基板和高密度先進封裝技術，使開發(fā)者能夠靈活地探索適合其需求的封裝選項。新思科技 40G UCIe IP 的完整解決方案包括了物理層、控制器和驗證 IP，是新思科技全面、可擴展的多芯片系統(tǒng)設計解決方案的關鍵組成部分，可實現(xiàn)從早期架構探索到制造的快速異構集成。

新思科技 IP產(chǎn)品管理副總裁Michael Posner表示："新思科技發(fā)布業(yè)界首個完整的40G UCIe IP解決方案，彰顯了新思科技對推動半導體創(chuàng)新領域的持續(xù)投入。新思科技對于UCIe聯(lián)盟積極貢獻，有助于新思科技提供強大的UCIe解決方案，幫助新思科技的客戶成功開發(fā)并優(yōu)化面向性能人工智能計算系統(tǒng)的多芯片系統(tǒng)設計。"

新思科技全新40G UCIe IP 解決方案的領先性能包括：

更簡化的解決方案可簡化IP集成：單參考時鐘功能簡化了時鐘架構并優(yōu)化了功耗。為便于使用和集成，該IP加快了裸片到裸片鏈路的初始化，無需加載固件。
芯片健康監(jiān)測增強了多芯片系統(tǒng)封裝的可靠性：為了確保芯片、裸片到裸片以及多芯片系統(tǒng)封裝層面的可靠性，新思科技40G UCIe IP 提供了測試和芯片生命周期管理 (SLM) 功能。此外，監(jiān)控、測試和修復 IP 以及集成信號完整性監(jiān)控器可實現(xiàn)從設計到現(xiàn)場的多芯片系統(tǒng)封裝診斷和分析。
成功的生態(tài)系統(tǒng)互操作性：針對當前全新 CPU 和 GPU 的片上互連需求，新思科技40G UCIe IP 支持業(yè)界廣泛的芯片上互連結(jié)構，包括 AXI、CHI 芯片到芯片、streaming、PCI Express 和 CXL。為了實現(xiàn)成功的互操作性，該 IP 符合 UCIe 1.1 和 2.0 標準，新思科技作為 UCIe 聯(lián)盟的積極成員，協(xié)助推動開發(fā)和推廣以上標準。
預驗證的設計參考流程：新思科技UCIe IP與新思科技的3DIC Compiler(一個統(tǒng)一的從探索到簽收平臺)的組合可用于新思科技的預驗證設計參考流程，該流程包括所有必要的設計輔助工具，如自動布線流程、內(nèi)插研究和信號完整性分析。
適用于多芯片系統(tǒng)設計的廣泛 IP 解決方案：除了 UCIe IP 和高速 SerDes，新思科技還提供 HBM3 和 3DIO IP，以實現(xiàn)大容量存儲器和 3D 封裝。
上市時間和可用資源

新思科技40G UCIe IP 將于 2024 年底推出，適用于多種晶圓代工廠及其工藝。

產(chǎn)品解決方案: 新思科技UCIe IP 解決方案
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