眼下各家存儲芯片廠商的HBM3E陸續(xù)量產(chǎn)，HBM4正在緊鑼密鼓地研發(fā)，從規(guī)格標(biāo)準(zhǔn)到工藝制程、封裝技術(shù)等都有所進(jìn)展，原本SK海力士計劃2026年量產(chǎn)HBM4，不過最近有消息說提前到2025年。其他兩家三星電子和美光科技的HBM4的量產(chǎn)時間在2026年。英偉達(dá)、AMD等處理器大廠都規(guī)劃了HBM4與自家GPU結(jié)合的產(chǎn)品，HBM4將成為未來AI、HPC、數(shù)據(jù)中心等高性能應(yīng)用至關(guān)重要的芯片。
行業(yè)標(biāo)準(zhǔn)制定中
近日，JEDEC固態(tài)技術(shù)協(xié)會發(fā)布的新聞稿表示，HBM4標(biāo)準(zhǔn)即將定稿，進(jìn)一步提高數(shù)據(jù)處理速率，具有更高帶寬、更低功耗以及增加裸晶/堆棧的容量。這些進(jìn)步對于需要高效處理大型數(shù)據(jù)集和復(fù)雜計算的應(yīng)用至關(guān)重要，包括生成式人工智能(AI)、高性能計算、高端顯卡和服務(wù)器。 與HBM3相比，HBM4在每個堆棧中引入了兩倍的通道計數(shù)，具有更大的物理尺寸。為了支持設(shè)備兼容性，標(biāo)準(zhǔn)確保單個控制器可以同時處理HBM3和 HBM4。HBM4將指定24 Gb和32 Gb層，并提供支持4層、8層、12層和16層TSV堆棧的選項(xiàng)。該委員會初步同意最高6.4 Gbps的速度，并正在討論更高頻率的問題。 另外，韓媒報道還指出，JEDEC有望放寬對HBM4內(nèi)存的高度限制。目前，HBM內(nèi)存的最大DRAM堆疊層數(shù)為12層，允許的最大厚度為720微米。三星最近HBM3E 12H產(chǎn)品通過對NCF材料的優(yōu)化，芯片之間的間隙已降低至7微米。若HBM4內(nèi)存提升到16層，再加上凸塊厚度，傳統(tǒng)技術(shù)無法實(shí)現(xiàn)在720微米厚度下的16層堆疊。于是，據(jù)稱JEDEC主要參與方已同意放寬HBM4高度限制至775微米。這樣也可以為混合鍵合HBM內(nèi)存的商業(yè)化留出更多時間。 下圖左邊為SK海力士從HBM3開始采用的先進(jìn)大規(guī)?；亓鞒尚偷撞刻畛?(MR-MUF) 工藝，右邊為Cu-to-Cu（Copper-to-Copper, 銅-銅）鍵合封裝工藝，是一種混合鍵合方法，可在完全不使用凸塊的情況下將間距縮小至10微米及以下。混合鍵合技術(shù)可以進(jìn)一步縮小間距，同時作為一種無間隙鍵合（Gapless Bonding）技術(shù)，在芯片堆疊時不使用焊接凸塊（Solder Bump），因此在封裝高度上更具優(yōu)勢，是目前各家存儲芯片廠商重點(diǎn)開發(fā)的技術(shù)。
