外媒eNewsEurope報道，英特爾和臺積電將在國際電子元件會議（IEDM）公布垂直堆疊式（CFET）場效晶體管進展，這有望使CFET成為十年內(nèi)最可能接替全環(huán)繞柵極晶體管（GAA）的下一代先進制程。
CFET場效晶體管將n和p兩種MOS元件堆疊在一起，以實現(xiàn)更高的密度。該項技術(shù)最初由比利時微電子研究中心（IMEC）于2018年所提出的。雖然，大多數(shù)早期研究以學術(shù)界為主，但英特爾和臺積電等半導(dǎo)體企業(yè)現(xiàn)在已經(jīng)開始這一領(lǐng)域的研發(fā)，借此積極探索這種下一代先進晶體管技術(shù)。
英特爾表示，研究員建構(gòu)一個單片3DCFET，含三個n-FET納米片，層疊在三個p-FET納米片上，保持30納米垂直間隙，英特爾公司在題為 "60納米柵極間距的堆疊式CMOS逆變器演示（帶電源通路和直接背面器件觸點）"的演講中將介紹利用60納米柵極間距CFET的功能性逆變器測試電路。該技術(shù)還采用了垂直分層雙電源漏外延和雙金屬柵極堆疊，并結(jié)合PowerVia背后供電等技術(shù)。
為了不被對手超越，臺積電也會展示CFET技術(shù)。據(jù)悉，臺積電客制邏輯芯片具有48納米柵極間距，專注放在p型晶體管上的分層n型納米片晶體管，擁有跨越六個等級的開關(guān)電流比。
臺積電表示，CFET晶體管已證明耐用性超過90%，且成功通過測試。雖然臺積電承認需要研究更多，才能充分利用CFET技術(shù)，但目前正在進行的工作是實現(xiàn)這一目標的關(guān)鍵一步。
封面圖片來源：拍信網(wǎng)
