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首頁 >N74F113D>規(guī)格書列表

型號(hào)	下載訂購(gòu)	功能描述	制造商上傳企業(yè)	LOGO
N74F113D	文件：81.65 Kbytes Page：10 Pages	Dual J-K negative edge-triggered flip-flops without reset DESCRIPTION The 74F113, dual negative edge-triggered JK-type flip-flop, features individual J, K, clock (CP), set (SD) inputs, true and complementary outputs. The asynchronous SD input, when low, forces the outputs to the steady state levels as shown in the function table regardless of the level 文件：81.65 Kbytes 頁數(shù)：10 Pages	PHI PHI	PHI
N74F113D	文件：300 bytes Page：1 Pages	Dual J-K negative edge-triggered flip-flops without reset	恩XP	恩XP
N74F113N	文件：81.65 Kbytes Page：10 Pages	Dual J-K negative edge-triggered flip-flops without reset DESCRIPTION The 74F113, dual negative edge-triggered JK-type flip-flop, features individual J, K, clock (CP), set (SD) inputs, true and complementary outputs. The asynchronous SD input, when low, forces the outputs to the steady state levels as shown in the function table regardless of the level 文件：81.65 Kbytes 頁數(shù)：10 Pages	PHI PHI	PHI
74F113	文件：81.65 Kbytes Page：10 Pages	Dual J-K negative edge-triggered flip-flops without reset DESCRIPTION The 74F113, dual negative edge-triggered JK-type flip-flop, features individual J, K, clock (CP), set (SD) inputs, true and complementary outputs. The asynchronous SD input, when low, forces the outputs to the steady state levels as shown in the function table regardless of the level 文件：81.65 Kbytes 頁數(shù)：10 Pages	PHI PHI	PHI
74F113	文件：59.83 Kbytes Page：6 Pages	Dual JK Negative Edge-Triggered Flip-Flop General Description The 74F113 offers individual J, K, Set and Clock inputs. When the clock goes HIGH the inputs are enabled and data may be entered. The logic level of the J and K inputs may be changed when the clock pulse is HIGH and the flipflop will perform according to the Truth Table as lo 文件：59.83 Kbytes 頁數(shù)：6 Pages	FAIRCHILD 仙童半導(dǎo)體	FAIRCHILD
74F113PC	文件：59.83 Kbytes Page：6 Pages	Dual JK Negative Edge-Triggered Flip-Flop General Description The 74F113 offers individual J, K, Set and Clock inputs. When the clock goes HIGH the inputs are enabled and data may be entered. The logic level of the J and K inputs may be changed when the clock pulse is HIGH and the flipflop will perform according to the Truth Table as lo 文件：59.83 Kbytes 頁數(shù)：6 Pages	FAIRCHILD 仙童半導(dǎo)體	FAIRCHILD

詳細(xì)參數(shù)

型號(hào)：
N74F113D
功能描述：
觸發(fā)器 DUAL J-K NEG EDGE F/F
RoHS：
否
制造商：
Texas Instruments
電路數(shù)量：
2
邏輯系列：
SN74
邏輯類型：
D-Type Flip-Flop
極性：
Inverting, Non-Inverting
輸入類型：
CMOS
傳播延遲時(shí)間：
4.4 ns
高電平輸出電流：
- 16 mA
低電平輸出電流：
16 mA
電源電壓-最大：
5.5 V
最大工作溫度：
+ 85 C
安裝風(fēng)格：
SMD/SMT
封裝/箱體：
X2SON-8
封裝：
Reel

供應(yīng)商	型號(hào)	品牌	批號(hào)	封裝	庫(kù)存	備注	價(jià)格
深圳市弘為電子有限公司	N74F113D	恩XP	24+	原廠封裝	5700	原裝現(xiàn)貨假一罰十	詢價(jià)
深圳市威爾健半導(dǎo)體有限公司	N74F113D	PHI	23+	SOP	50000	全新原裝正品現(xiàn)貨,支持訂貨	詢價(jià)
京海半導(dǎo)體(深圳)有限公司	N74F113D	PHI	25+	SOP	10000	原裝現(xiàn)貨假一罰十	詢價(jià)
貿(mào)澤芯城（深圳）電子科技有限公司	N74F113D	PHI	23+	SOP	20000	原廠授權(quán)一級(jí)代理,專業(yè)海外優(yōu)勢(shì)訂貨,價(jià)格優(yōu)勢(shì)、品種	詢價(jià)
深圳市賽美科科技有限公司	N74F113D	PHI		SOP	125000	一級(jí)代理原裝正品,價(jià)格優(yōu)勢(shì),長(zhǎng)期供應(yīng)!	詢價(jià)
深圳市晨豪科技有限公司	N74F113D	PHI	23+	SOP	89630	當(dāng)天發(fā)貨全新原裝現(xiàn)貨	詢價(jià)
深圳市昌和盛利電子有限公司	N74F113DT	PHI	26+	原廠封裝	12300	代理全系列銷售,全新原裝正品,價(jià)格優(yōu)勢(shì),長(zhǎng)期供應(yīng),量大可訂	詢價(jià)
深圳市聯(lián)世界科技有限公司	N74F114D	PHIL	24+/25+		2785	原裝正品現(xiàn)貨庫(kù)存價(jià)優(yōu)	詢價(jià)
深圳市福安甌科技有限公司	N74F11D	PHI	25+	SOP	2500	強(qiáng)調(diào)現(xiàn)貨,隨時(shí)查詢!	詢價(jià)
深圳市一線半導(dǎo)體有限公司	N74F11D		24+		3000	公司存貨	詢價(jià)

更多N74F113D供應(yīng)商更新時(shí)間2026-1-22 13:30:00

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