1-LINE TO 9-LINE DIFFERENTIAL LVPECL CLOCK DRIVER

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3.3V LVPECL 差動時鐘驅動器

The differential LVPECL clock-driver circuit distributes one pair of differential LVPECL clock inputs (CLKIN, CLKIN\\) to nine pairs of differential clock (Y, Y\\) outputs with minimum skew for clock distribution. It is specifically designed for driving 50- transmission lines. When the output-enable ? Low-Output Skew for Clock-Distribution Applications\n? Differential Low-Voltage Pseudo-ECL (LVPECL)-Compatible Inputs and Outputs\n? Distributes Differential Clock Inputs to Nine Differential Clock Outputs\n? Output Reference Voltage, VREF, Allows Distribution From a Single-Ended Clock Input\n? Si;

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Package：28-LCC（J 形引線）；包裝：托盤 類別：集成電路（IC） 時鐘緩沖器，驅動器 描述：IC CLK BUFFER 1:9 500MHZ 28PLCC

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Package：28-LCC（J 形引線）；包裝：卷帶（TR） 類別：集成電路（IC） 時鐘緩沖器，驅動器 描述：IC CLK BUFFER 1:9 500MHZ 28PLCC

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Package：28-LCC（J 形引線）；包裝：管件 類別：集成電路（IC） 時鐘緩沖器，驅動器 描述：IC CLK BUFFER 1:9 500MHZ 28PLCC

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