CLOCK MULTIPLIER WITH DELAY CONTROL AND PHASE ALIGNMENT

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德州儀器

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具有低至 10ps 以下可編程延遲線路的低抖動(dòng)、基于 PLL 的倍頻器和分頻器

The CDCF5801A provides clock multiplication from a reference clock (REFCLK) signal with the unique capability to delay or advance the CLKOUT/CLKOUTB with steps of only 1.3 mUI through a phase aligner. For every rising edge on the DLYCTRL pin the CLKOUT is delayed by a 1.3-mUI step size as long as th ? Low-Jitter Clock Multiplier: ×1, ×2, ×4, ×8\n? Fail-Safe Power Up Initialization\n? Programmable Bidirectional Delay Steps of 1.3 mUI\n? Output Frequency Range of 25 MHz to 280 MHz\n? Input Frequency Range of 12.5 MHz to 240 MHz\n? Low Jitter Generation \n? Single-Ended REFCLK Input With Adjustabl;

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Package：24-SSOP（0.154"，3.90mm 寬）；包裝：卷帶（TR） 類別：集成電路（IC） 時(shí)鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK MULTIPLIER 24-QSOP

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Package：24-SSOP（0.154"，3.90mm 寬）；包裝：帶 類別：集成電路（IC） 時(shí)鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK MULTIPLIER 24-QSOP

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Package：24-SSOP（0.154"，3.90mm 寬）；包裝：卷帶（TR） 類別：集成電路（IC） 時(shí)鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK MULTIPLIER 24-QSOP

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