Ethernet Clock Generator, 10 Clock Outputs

GENERAL DESCRIPTION The AD9571 provides a multioutput clock generator function comprising a dedicated PLL core that is optimized for Ethernet line card applications. The integer-N PLL design is based on the Analog Devices, Inc., proven portfolio of high performance, low jitter frequency synthesiz

文件：367.5 Kbytes 頁數(shù)：20 Pages

AD

亞德諾

以太網(wǎng)時鐘發(fā)生器，10路時鐘輸出

AD9571具有多路輸出時鐘發(fā)生器功能，內(nèi)置專用PLL內(nèi)核，針對以太網(wǎng)線路卡應(yīng)用進行了優(yōu)化。整數(shù)N PLL設(shè)計基于ADI公司成熟的高性能、低抖動頻率合成器產(chǎn)品系列，確保實現(xiàn)較高的網(wǎng)絡(luò)性能。這款器件也適合相位噪聲和抖動要求嚴格的其它應(yīng)用。\n\n PLL部分由低噪聲鑒頻鑒相器（PFD）、精密電荷泵（CP）、低相位噪聲電壓控制振蕩器（VCO）和預(yù)編程反饋分頻器與輸出分頻器組成。通過將外部晶振或基準時鐘連接至REFCLK引腳，可將最高達156.25 MHz的頻率鎖定至輸入基準。\n\n 每個輸出分頻器和反饋分頻器分頻比都針對要求的輸出速率進行預(yù)編程。無需外部環(huán)路濾波器元件，從而節(jié) ? 完全集成VCO/PLL內(nèi)核\n??156.25 MHz時，抖動值：0.17 ps均方根值（1.875 MHz至20 MHz）\n??125 MHz時，抖動值：0.41 ps均方根值（12 kHz至20 MHz）\n??輸入晶振或時鐘頻率：25 MHz\n\n? 針對156.25 MHz、33.33 MHz、100 MHz和125 MHz預(yù)設(shè)分頻比\n\n? 可選LVPECL或LVDS輸出格式\n\n? 集成環(huán)路濾波器;

ADI

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Package：40-WFQFN 裸露焊盤，CSP；包裝：卷帶（TR） 類別：集成電路（IC） 時鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK GEN 25MHZ 40LFCSP

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Package：40-WFQFN 裸露焊盤，CSP；包裝：卷帶（TR） 類別：集成電路（IC） 時鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK GEN 25MHZ 40LFCSP

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Package：40-WFQFN 裸露焊盤，CSP；包裝：卷帶（TR）剪切帶（CT）Digi-Reel? 得捷定制卷帶 類別：集成電路（IC） 時鐘發(fā)生器，PLL，頻率合成器 描述：IC PLL CLOCK GEN 25MHZ 40LFCSP

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